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FPGA
设计经验谈
——
10
年
FPGA
开发经验的工程师肺腑之言
2014
年
08
月
08
日
作者：
friends
从大学时代第一次接触
FPGA
至今已有
10
多年的时间。
至今记得当初第一次在
EDA
实验平台上完成数字秒表，
抢答器，密码锁等实验时，那个兴奋劲。当时由于没有接触到
HDL
硬件描述语言，设计都是在
MAX+plus II
原理
图环境下用
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系列逻辑器件搭建起来的。后来读研究生，工作陆陆续续也用过
Quartus II
，
Foundation
，
ISE
，
Libero
，并且学习了
verilogHDL
语言，学习的过程中也慢慢体会到
verilog
的妙用，原来一小段语言就能完成复
杂的原理图设计，而且语言的移植性可操作性比原理图设计强很多。
在学习一门技术之前我们往往从它的编程语言入手，比如学习单片机时，我们往往从汇编或者
C
语言入门。
所以不少开始接触
FPGA
的开发人员，往往是从
VHDL
或者
Verilog
开始入手学习的。但我个人认为，若能先结合
《数字电路基础》系统学习各种
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系列逻辑电路，深刻理解逻辑功能，对于学习
HDL
语言大有裨益，往往会起到
事半功倍的效果。
当然，任何编程语言的学习都不是一朝一夕的事，经验技巧的积累都是在点滴中完成，
FPGA
设计也无例外。
下面就以我的切身体会，谈谈
FPGA
设计的经验技巧。
1)
看代码，建模型
只有在脑海中建立了一个个逻辑模型，理解
FPGA
内部逻辑结构实现的基础，才能明白为什么写
Verilog
和写
C
整体思路是不一样的，
才能理解顺序执行语言和并行执行语言的设计方法上的差异。
在看到一段简单程序的时候
应该想到是什么样的功能电路。
例如：