gem5处理器微架构仿真

gem5 做处理器微架构仿真本质是在离散事件驱动DES内核上用可替换的 CPU 模型 可配置的时钟域/内存子系统搭出一个周期精确的硬件平台。核心不是会跑 benchmark而是理解每一层抽象在精度—速度上的取舍。下面按仿真内核 → 微架构建模主体 → 配套子系统 → 工程要点拆开讲。1. 内核机制事件驱动 时钟域DES 内核全局维护一个按(tick, priority)排序的事件队列doSimLoop不断取事件执行硬件模块都是SimObject行为靠schedule()事件推进无事件不耗时间。Tick 是时间原子默认 1 ps 级ClockedObject提供clockPeriod()/curCycle()/clockEdge()所有带时钟的部件CPU 各级、cache、DRAM Ctrl、交叉开关都挂在SrcClockDomain下跨频域通信由事件时间自动换算。三种访存语义贯穿全系统Atomic单次调用返回总延迟无事件用于 fast-forward / cache warmupTiming走recvTimingReq/Resp 回调事件周期精确微架构研究的主用模式Functional忽略时序用于状态查询/调试2. CPU 模型微架构细节的载体选模型选抽象层级模型流水线典型用途AtomicSimpleCPU无流水单拍完成指令计数、warmup、快进TimingSimpleCPU无流水但计访存延迟快速看 cache/内存影响MinorCPU可配置 in-order 多级流水Fetch1/2→Decode→Execute顺序核RISC-V CVA6、ARM Cortex-A5x建模DerivO3CPU​完整 OoOFetch/Decode/Rename/Issue/Execute/Commit ROB/LQ/SQ/IQ超标量乱序核微架构研究KvmCPU宿主硬件直通仅快进到 ROI不出时序统计O3 是微架构仿真重心关键可配参数都在流水线资源上fetchWidth/issueWidth/commitWidth、numROBEntries、LQ/SQEntries、numIQEntries、numPhysInt/FPRegs、BTB/BPTAGE/gshare、FU PoolopLat/pipelined。改这些参数就是在改你假设的微架构。ISA 与 CPU 模型解耦StaticInst/DynamicInst ISA DSL 把语义从流水线剥离所以同一颗 O3 可挂 X86/ARM/RISC-V但部分组合如 FSRISC-V 老版本要查兼容性。3. 内存与互连微架构不能脱离存储层次Classic 内存系统SystemXBar 多级Cache大小/相联度/替换策略/命中延迟可配 内置 MOESI 监听一致性配置轻、速度快适合单/少核 CPU 微架构实验。Ruby 内存系统SLICC 写自定义一致性协议目录/广播配 Garnet 片上网络建模多核 cache coherence 争用、互连拥塞代价是配置复杂、慢。DRAM 控制器DDR3/4/5、LPDDR、HBM 的 ACT/RD/WR/precharge 参数化决定访存瓶颈是不是真瓶颈。端口连接语义Master/Slave port 发Packetaddrpayloaddelayflagssnoop flag 驱动一致性状态机。4. 运行模式与加速套路SE 模式劫持 Linux syscall只跑用户态启停快适合 SPEC/裸微基准缺点是无真实页表 walker 交互、无调度。FS 模式跑真实内核ARM/Linux、RISC-V/Linux中断/MMU/设备齐全但镜像重、慢。ROI CPU 切换Kvm/Atomic 快进到热点 → 切 Timing/O3 详细跑 → 出统计checkpoint 机制让长 workload 可分段。5. 微架构仿真最容易踩的要点mem_mode 必须和 CPU 匹配O3/Minor 跑时序研究要设system.mem_mode timing否则 Atomic 模式会掩盖所有 cache 延迟。时钟域要显式建CPU、L1、L2、DRAM 可分别挂不同SrcClockDomain不建就全系统同频失去异构意义。O3 参数要按假设微架构给全只改 width 不改 ROB/IQ 大小瓶颈会假落在别处FU latency 错设会让 IPC 失真。统计窗口对齐 ROIdumpResetStats要在进入热点前 reset否则 warmup 污染 IPC。Ruby vs Classic 别混用一致性协议研究才上 Ruby单纯 CPU 流水线研究用 Classic 省心。SE 模式的分支/系统调用路径和 FS 不完全一致汇报 O3 结果时注明模式。