总线LVDS SerDes架构解析：DS92LV18与SCAN921821芯片设计实战

1. 项目概述与芯片定位在高速数字系统的设计里板卡之间、机框之间的数据互连一直是个让人头疼的问题。传统的并行总线数据线、地址线、控制线加起来动辄几十上百根不仅PCB布线复杂、占用空间大随着频率提升信号间的同步Skew和串扰Crosstalk问题会急剧恶化严重限制了传输距离和速率。这时候串行器/解串器SerDes技术就成了破局的关键。它就像一位高效的“数据打包员”和“拆包员”在发送端将宽并行数据流压缩成一路高速串行信号通过一对差分线传输出去在接收端再精准地将串行数据流还原成原始的并行数据。这种化繁为简的能力让系统在获得极高带宽的同时大幅减少了连接器引脚数和PCB走线复杂度。今天要深入聊的是来自国半现德州仪器的DS92LV18和SCAN921821一对经典的18位总线LVDS SerDes芯片。说它们经典是因为在十多年前它们就解决了许多当时SerDes芯片的痛点其设计理念至今仍有很高的参考价值。与常见的8b/10b编码的SerDes不同这对芯片采用了一种被称为“总线LVDS SerDes架构”的方案。它的核心创新在于没有采用复杂的加扰和字节对齐机制而是在每个18位数据字前后嵌入一个固定的低电平Clock 0和一个高电平Clock 1比特。这两个比特构成了一个必然的上升沿跳变接收端的锁相环PLL就靠这个跳变来精确抓取每一帧数据的边界实现时钟数据恢复。这种架构带来了几个直接的好处首先接收机可以直接锁定在随机数据上这意味着在热插拔或链路中断恢复后无需发送任何训练序列数据流可以无缝续传实现了真正的“即插即用”其次它对发送时钟TCLK和接收参考时钟RefCLK的抖动容忍度很高允许使用低成本时钟源且收发两端的时钟频率只需保持在±5%的容差内即可独立工作这为系统设计带来了极大的灵活性。DS92LV18是一个独立的串行器和解串器对而SCAN921821则是一个双发射器并集成了可编程预加重功能专门用于驱动长电缆。它们工作在15MHz到66MHz的并行时钟频率下串行链路速率最高可达1.188Gbps66MHz * 18位。这个18位的宽度设计得很巧妙它不仅能传输标准的16位字节数据还能额外携带两位用于奇偶校验、帧同步、控制状态等低频信号非常贴合实际系统的需求。无论你是在设计电信设备的背板、工业相机的高速数据链路还是任何需要可靠、高速、引脚数少的板间通信场景理解这对芯片的工作原理和设计细节都能让你少走很多弯路。2. 核心架构与工作原理深度解析2.1 总线LVDS SerDes架构的精髓要理解DS92LV18/SCAN921821的独特之处必须把它和当时主流的8b/10b SerDes架构做个对比。8b/10b编码为了保证直流平衡和足够的跳变密度会将每8位数据映射成一个10位的符号编码效率是80%。而总线LVDS架构走的是另一条路它不对数据本身进行编码而是采用“数据帧嵌入式时钟”的结构。具体来说发送端在每个18位的并行数据字DIN[0:17]前后各加上一个固定的比特先是Clock 0低电平然后是Clock 1高电平。这样一个完整的发送帧就是20个串行比特Clock 0 Data Bit 0 Data Bit 1 ... Data Bit 17 Clock 1。接收端的PLL会持续搜索这个“低-高”的跳变沿。一旦锁定这个跳变沿就成了接收端恢复数据时钟的绝对时间基准。因为Clock 0和Clock 1的位置是固定的所以接收机可以准确地知道每一个数据比特的边界在哪里从而将串行流正确地切割成18位一组。这种架构的优势非常明显锁定随机数据由于Clock 0/1的跳变是强制性的、唯一的只要数据流中存在这个跳变模式接收机就能锁定。这意味着传输的数据可以是全0、全1、伪随机码PRBS或者任何业务数据完全不需要为了训练PLL而中断业务流发送特定的同步SYNC模式。这对于要求高可用性、支持热插拔的背板系统来说是至关重要的特性。宽松的时钟要求接收端的参考时钟RefCLK仅用于辅助PLL锁定和防止锁到错误的谐波上其频率只需在发送端TCLK频率的±5%以内。这允许两端使用独立且可能略有漂移的时钟源简化了系统时钟树设计。高编码效率20个比特传输18个有效数据编码效率高达90%远高于8b/10b的80%。在相同的串行线速率下它能提供更高的有效数据吞吐量。简化系统逻辑无需复杂的8b/10b编解码器也无需在链路层处理对齐和加扰降低了FPGA或ASIC的逻辑资源开销和设计复杂性。2.2 关键功能模块与信号流让我们拆开芯片内部看看数据是如何流动的发送端Serializer并行数据接口18位LVTTL/LVCMOS兼容的DIN[0:17]总线在发送时钟TCLK的上升沿被锁存。并串转换与帧封装锁存的数据与固定的Clock 0/1比特组合形成20位的帧然后由高速移位寄存器转换为串行比特流。串行驱动串行流通过一个总线LVDS驱动器输出产生一对低压差分信号DO和DO-。总线LVDS是标准LVDS的变体针对多点负载进行了优化能在一定负载范围内维持相对稳定的输出电压摆幅。接收端Deserializer差分接收总线LVDS接收器接收RIN和RIN-差分信号并将其转换为单端串行数字流。时钟数据恢复CDR这是核心。PLL利用嵌入的Clock 0/1跳变沿来恢复出与发送端同步的比特时钟。串并转换与帧对齐恢复出的时钟用于采样串行数据流并根据找到的帧边界Clock 0/1位置将数据正确地切割成18位一组。并行数据输出恢复出的18位并行数据在接收时钟RCLK的上升沿输出到ROUT[0:17]总线上供后续逻辑使用。控制与状态/PWDN全局低电平有效的关断引脚用于省电模式。SYNC高电平有效。当置高时发送器会持续发送同步模式H111111111000000000L用于强制接收机快速锁定。/LOCK输出信号低电平表示接收机PLL已锁定到输入数据流。LOCAL_LE和LINE_LE分别用于激活本地环回和线路环回测试模式是系统调试和诊断的利器。2.3 与8b/10b架构的对比权衡选择总线LVDS架构还是8b/10b架构是一个系统级的决策。这里有一个简单的对比表格特性总线LVDS SerDes (如DS92LV18)传统 8b/10b SerDes编码机制数据字嵌入式时钟比特8位到10位映射编码如8b/10b编码效率高 (18/20 90%)较低 (8/10 80%)时钟恢复依赖固定的嵌入式时钟跳变依赖编码后数据流的跳变密度锁定条件可锁定随机数据无需训练序列通常需要周期性发送训练序列如/K28.5/来初始化和维持锁定时钟要求宽松RefCLK只需±5%容差严格通常需要高精度、低抖动的参考时钟热插拔支持原生支持无缝恢复通常需要协议层配合中断业务流进行重训练典型应用背板、电缆互连、视频传输、工业控制光纤通道、SATA、PCIe、XAUI等标准协议实操心得如果你的系统对链路中断后的恢复时间要求极短比如电信设备或者希望收发两端时钟完全独立简化时钟设计亦或是需要最高的有效带宽效率那么总线LVDS架构是更优的选择。如果你的系统需要与其他标准协议如以太网对接或者对直流平衡、错误检测有严格要求那么8b/10b SerDes可能更合适。3. 系统拓扑与应用场景设计DS92LV18和SCAN921821虽然核心相同但在拓扑应用上各有侧重。理解它们的适用场景是成功设计的第一步。3.1 点对点Point-to-Point拓扑这是最经典、性能最优的应用方式。一个发送器通过一条差分传输线背板走线或电缆连接到一个接收器。在这种拓扑下芯片可以发挥出全部性能达到标称的最高1.188Gbps速率。DS92LV18的应用作为独立的SerDes对完美适用于标准的点对点链路。例如在机箱内一块业务板通过背板将数据发送给另一块业务板或主控板。SCAN921821的应用作为双发射器它一个芯片可以驱动两个独立的点对点链路。更关键的是其可编程预加重功能可以补偿长电缆带来的高频衰减。例如在工业相机系统中一个SCAN921821可以同时驱动两条长达数十米的同轴电缆将图像数据传回处理单元。分布式点对点这是一种变体。通过一个低抖动的LVDS信号分配芯片如交叉点开关可以将一个发送器的信号复制后分发给多个接收器。每个接收链路在电气上仍然是独立的点对点连接需要在每个接收器输入端就近放置终端电阻。这种方式适用于数据广播场景。设计要点终端电阻必须在接收器的差分输入端放置一个电阻RL其阻值应等于传输线的差分特性阻抗。对于标准的100欧姆差分线就使用100欧姆的电阻。这个电阻必须尽可能靠近接收芯片的RIN和RIN-引脚放置以消除 stub残段效应。传输线控制PCB走线或电缆必须是可控阻抗的差分对通常设计为100欧姆差分阻抗。3.2 多点分支Multidrop拓扑多点分支也叫点对多点即一个发送器驱动多个接收器所有接收器都挂接在同一根差分总线上。DS92LV18在特定条件下可以支持这种拓扑而SCAN921821则明确只用于点对点。DS92LV18的输出级采用了改进的总线LVDS结构其输出电压摆幅VOD在一个有限的负载范围内相对稳定。它期望看到的总负载是100欧姆但也能在低至50欧姆的负载下工作此时电压摆幅会减小。这意味着你可以将多个接收器的输入并联在总线上。然而这里有严格的限制接收器数量通常最多只能驱动2-4个接收器负载。具体数量取决于数据速率、背板带宽以及最重要的——Stub分支线的长度。Stub长度每个接收器输入引脚到主干线的连接线包括连接器引脚和PCB走线就是一个Stub。Stub会引入阻抗不连续和信号反射。DS92LV18的边沿速率很快因此必须将每个Stub的长度机械地控制在2厘米以内。在高速情况下这非常具有挑战性。“Stub Hider”缓冲器如果无法将Stub做得很短可以使用国半的DS90LV001或DS92001这类LVDS缓冲器芯片。将这些缓冲器紧挨着接收器放置由缓冲器来驱动很短的Stub连接到DS92LV18而主干线则连接到缓冲器的输入端。这样从主干线看过去Stub就被“隐藏”起来了因为缓冲器提供了高输入阻抗。终端电阻在多点分支中终端电阻RL通常只放置在总线的最远端。由于多个接收器的输入电容会降低总线的等效特性阻抗因此RL的阻值可能需要略低于100欧姆以匹配加载后的阻抗。但需注意负载阻抗低于50欧姆会导致输出摆幅小于±350mV从而削弱噪声容限。踩过的坑我曾在一个背板项目中尝试用一颗DS92LV18驱动三个负载。虽然Stub长度控制在1.5cm以内但在66MHz全速运行时眼图闭合严重误码率飙升。后来分析发现问题出在三个接收器在背板上的位置过于集中导致主干线到第一个Stub的距离太短高速边沿还没来得及在传输线中平滑就被反射干扰了。解决方案是重新布局将接收器分散开并给第一个接收器前面串了一个小的阻尼电阻约10欧姆来减缓边沿。结论是对于高于400Mbps的速率强烈建议避免使用多点分支或者严格遵循评估板的设计进行仿真。4. PCB布局、电源与接地设计实战指南高速数字设计七分在布局三分在电路。对于LVDS SerDes这类高速接口PCB设计的好坏直接决定了系统的稳定性和性能上限。4.1 PCB布局与布线黄金法则层叠结构至少使用4层板。一个经典的叠层是顶层信号1 - 地层 - 电源层 - 底层信号2。将LVDS差分对布在顶层或底层并紧邻完整的地平面这样可以提供清晰的回流路径并控制阻抗。差分对处理阻抗控制必须使用计算好的线宽和线距来达成目标差分阻抗通常是100欧姆。微带线表层和带状线内层的阻抗计算公式不同建议使用SI9000这类工具进行计算并与PCB厂家确认工艺能力。紧耦合差分对的两条线之间的间距S应尽可能小通常等于或略大于线宽W。紧耦合可以确保外部噪声以共模形式被引入从而被差分接收器极大地抑制。同时紧耦合的奇模传输辐射也更小。等长匹配一对差分线内的两条走线长度必须严格匹配通常要求长度差在5mil0.127mm以内以控制对内Skew避免差分信号转化为共模噪声。“作为一体”始终将差分对视为一个整体信号。布线时两条线应始终并肩而行保持相同的路径、绕过相同的障碍避免任何导致两者不对称的布局。隔离与间距将LVDS差分线与TTL/CMOS等单端高速信号严格隔离。间距至少保持“3倍线宽”或“2倍线间距”取较大值以防止串扰。终端电阻布局对于点对点拓扑将100欧姆的终端电阻0402或更小封装放置在尽可能靠近接收芯片RIN和RIN-引脚的位置。电阻的接地端通过一个短而粗的过孔直接连接到芯片下方的地平面。绝对不要把电阻放在离接收器很远的地方那会形成一段很长的Stub破坏信号完整性。未使用引脚的处理未使用的LVTTL输入引脚可以悬空、上拉或下拉芯片内部有约200k欧姆的下拉电阻。但对于未使用的并行数据位需要特别注意为了避免产生重复的多重跳变RMT影响随机锁定需要将低位如DIN0, DIN1...上拉到高电平而将高位如...DIN16, DIN17下拉到低电平。未使用的LVDS接收输入RIN/-可以悬空内部失效保护电路会将其置为确定状态。4.2 电源分配网络PDN与去耦设计干净的电源是低抖动运行的基石。DS92LV18有独立的电源引脚需要区别对待PVDD (PLL电源)这是最敏感的部分。PLL对电源噪声极其敏感尤其是200kHz到5MHz频段的噪声会直接转化为输出抖动。要求PVDD上的峰峰值噪声小于100mV。设计建议为每个PVDD引脚DS92LV18有两个单独设计一个π型滤波器例如10uF钽电容 - 1欧电阻/铁氧体磁珠 - 0.1uF0.01uF陶瓷电容。电阻/磁珠用于抑制特定频段噪声陶瓷电容提供高频通路。滤波器应尽可能靠近芯片引脚。电容选择使用X7R或X5R材质的多层陶瓷电容MLCC。0.1uF电容负责中频去耦0.01uF电容负责更高频。每个电容的接地过孔至少两个以减小电感。AVDD (LVDS模拟电源)为LVDS驱动器和接收器供电。这部分电路的瞬态电流不大在每个AVDD引脚共4个附近放置一个0.1uF的MLCC即可。如果空间允许可以并联一个0.01uF电容以增强高频滤波。DVDD (数字电源)为芯片内核和CMOS输出驱动器供电。当多个CMOS输出同时切换时会产生较大的瞬态电流。去耦计算每个DVDD引脚为4个输出驱动器供电。以最坏情况计算每个输出短路电流最大85mA4个就是340mA。假设输出上升时间为4ns允许的电源压降为50mV那么所需的最小电容为C I * dt/dV 0.34A * 4ns / 0.05V 27.2 nF。因此为每个DVDD引脚配备一个0.1uF的MLCC是合理的选择。接地AGND模拟地必须通过低阻抗路径连接到电缆的屏蔽层或地线为共模电流提供回流路径。所有电源地PGND, AGND, DGND在芯片下方通过一个完整的、低阻抗的地平面连接在一起。切忌将不同的地平面在芯片附近用细线连接这会产生巨大的地弹噪声。电源上电顺序芯片本身不要求特定的上电顺序。最佳实践是同时给所有电源引脚PVDD, AVDD, DVDD上电然后施加时钟TCLK和RefCLK最后将/PWDN引脚拉高使能芯片。芯片内部有上电复位电路在电压达到约2.5V前会保持输出为高阻态。4.3 时钟设计与抖动控制时钟是SerDes的“心跳”时钟质量直接决定链路性能。发送时钟TCLK来源可以是晶振、时钟发生器或系统时钟。得益于芯片的高抖动容忍度80ps RMS无需昂贵的“通信级”时钟源普通有源晶振即可满足要求。抖动需特别关注200kHz至2MHz频段的周期到周期抖动Cycle-to-Cycle Jitter。这部分抖动会直接传递到串行输出数据上侵蚀接收端的噪声容限。在时钟源输出端增加一个简单的LC滤波网络可以有效抑制该频段的抖动。外部环回TCLK可以接收来自另一片DS92LV18的RCLK输出实现外部环回或中继功能。但要注意抖动会累积通常不建议级联超过两级。接收参考时钟RefCLK要求极其宽松频率只需在远端发送器TCLK频率的±5%以内。这意味着你可以用本板一个独立的、廉价的时钟源来产生它。作用主要帮助接收机PLL快速锁定并防止锁到错误谐波。一旦锁定理论上甚至可以移除RefCLK但不建议这么做。接收输出时钟RCLK这是一个LVCMOS输出其上升沿对准接收数据ROUT[0:17]的中间位置。后续的FPGA/ASIC应使用这个RCLK来锁存数据。其抖动性能没有单独规定因为它继承了输入数据流和发送时钟的抖动。确保RCLK到FPGA的走线短且干净并满足FPGA的建立和保持时间要求。5. 信号完整性验证与抖动预算分析设计完成后如何验证链路是否可靠眼图测试和抖动预算是两个最重要的手段。5.1 构建接收端输入抖动容限模板芯片数据手册给出了一个关键参数接收器理想噪声容限tRNMI左和右。这个参数定义了在理想比特边沿的左右两侧接收机可以容忍多少时间上的抖动而不会发生误码。我们可以用它来在示波器上画出一个“禁入区”——抖动模板。操作步骤搭建测试环境使用评估板或自己的PCB连接好背板或电缆。发送端发送一个最恶劣的测试图案通常是伪随机二进制序列PRBS以激发码间干扰ISI。测量点将高速差分探头如Tektronix P6247带宽≥1GHz直接测量在接收芯片的RIN和RIN-引脚上。这一点至关重要因为你要评估的是经过互连链路背板、连接器、电缆衰减和畸变后真正到达接收器的信号质量。捕获眼图使用示波器的余辉模式Variable Persistence或眼图模式以TCLK为触发捕获大量的波形叠加形成一个清晰的眼图。定位基准点在眼图上找到嵌入式时钟比特Clock 0 - Clock 1的差分过零点0V交叉点。用示波器的垂直光标标记这个位置记时间为T0。这是所有计算的基准。选择最差比特观察20个比特位的眼图18个数据位2个时钟位找到那个眼高最小、眼宽最窄的“最差”比特位。假设这是第n个数据位。计算理想边沿每个比特位的宽度是T/20其中T是TCLK的周期例如66MHz时T15.15nsT/20757.6ps。第n个数据比特的左理想边沿位于T0 n * (T/20)。第n个数据比特的右理想边沿位于T0 (n1) * (T/20)。关键计算时保留到皮秒ps精度不要四舍五入到10ps否则会引入误差。绘制抖动模板从数据手册找到tRNMI-left和tRNMI-right的值例如典型值可能在300ps左右。模板的左边界 左理想边沿 tRNMI-left。模板的右边界 右理想边沿 -tRNMI-right。注意tRNMI-right是正值但从右理想边沿向左减。模板的垂直高度 接收器的差分输入阈值VTH - VTL通常为±50mV数据手册最大值为±100mV可用更保守值。评估结果将画好的矩形框抖动模板叠加在捕获的眼图上。如果眼图的张开部分完全在这个矩形框之外说明系统有足够的噪声容限可以稳定工作。框外的“空白”区域绿色区域越大系统越稳健。5.2 抖动预算分解与问题排查系统的总抖动预算会被各个环节消耗发射机确定性抖动tDJIT由芯片本身和其电源噪声、时钟抖动引起。互连损耗Interconnect Loss包括PCB走线、连接器、电缆引起的衰减、ISI和反射。外部噪声电源噪声、串扰等。可供互连使用的抖动预算tRNMI - tDJIT。如果测量发现眼图几乎碰到或已经侵入抖动模板就需要系统性排查首要怀疑对象电源噪声尤其是PVDD引脚。用示波器交流耦合模式直接测量PVDD引脚上的纹波确保峰峰值小于100mV。如果超标检查π型滤波器布局和电容选型。检查时钟质量测量TCLK信号的周期到周期抖动特别是200kHz-2MHz范围内的成分。如果过大考虑在时钟路径上增加滤波或更换时钟源。审视传输通道终端电阻是否准确是否紧靠接收器用万用表测量实际阻值。Stub长度在多点分支应用中检查每个接收器输入端的走线是否过长。阻抗连续性使用时域反射计TDR测量差分线的阻抗曲线看是否有明显的突变点对应连接器、过孔、分支点。串扰检查LVDS线对与其他高速线特别是TTL时钟的间距是否足够。检查并行总线确保发送端DIN[0:17]和接收端ROUT[0:17]满足时序要求建立/保持时间并且没有过冲或振铃。过大的振铃可能表明CMOS输出驱动能力过强或负载不匹配。调试技巧当遇到间歇性误码时可以灵活使用芯片的环回模式。LOCAL_LE本地环回式将发送并行数据直接环回到接收并行端绕过LVDS驱动器和物理链路可以快速定位问题是出在芯片逻辑、时钟还是外部链路上。LINE_LE线路环回模式将LVDS输出直接短接到LVDS输入可以测试芯片的串行收发功能本身是否正常。这两个功能是板级调试的利器。6. 评估、测试与常见问题速查6.1 利用评估板快速上手国半TI提供了LVDS-18B-EVK评估套件这是学习和评估这套芯片最快的方式。板上集成了两片DS92LV18和一片SCAN921821并配有SMA连接器和RJ45适配器可以方便地连接背板、电缆或直接与另一块评估板对接。评估建议从点对点开始用两根SMA线缆将一块板的发送端连接到另一块板的接收端构成最简单的链路。验证基本功能通过板载跳线或FPGA配置数据模式如递增计数、PRBS观察接收端数据是否正确。使用/LOCK指示灯确认锁定状态。进行眼图测试如第5章所述在接收端输入引脚测量眼图验证信号质量。测试电缆驱动使用SCAN921821部分通过RJ45连接CAT5e/6网线测试长距离传输能力并调整预加重设置观察眼图改善情况。尝试多点分支如果需要可以尝试将一个发送端连接到多个接收端观察Stub长度和终端电阻对眼图的影响直观理解其限制。6.2 常见问题与解决方案速查表以下表格整理了在实际工程中可能遇到的典型问题及其排查思路问题现象可能原因排查步骤与解决方案接收端无法锁定/LOCK灯不亮1. 无信号或信号极差2. RefCLK频率超差3. 数据模式存在RMT1. 检查链路连通性测量接收端差分信号幅度应200mV。2. 测量RefCLK频率确保在TCLK频率的±5%以内。3. 检查发送数据模式确保没有两个比特位在多周期内固定为“低-高”模式RMT。尝试发送SYNC模式拉高SYNC引脚看是否能锁定。锁定后出现随机误码1. 电源噪声过大尤其是PVDD2. TCLK时钟抖动过大3. 信号完整性差眼图闭合4. 终端电阻问题1. 用示波器测量PVDD等电源引脚纹波应100mVpp。2. 测量TCLK的周期到周期抖动特别是中频段。3. 在接收端输入引脚测量眼图检查是否侵入抖动模板。4. 确认终端电阻值正确且焊接良好位置紧靠接收器。眼图张开度小噪声大1. 传输线损耗大长电缆/背板2. 阻抗不匹配导致反射3. 串扰严重4. 发送端预加重未启用SCAN9218211. 对于长电缆启用SCAN921821的预加重。2. 用TDR检查阻抗连续性。检查连接器、过孔处是否有阻抗突变。3. 检查LVDS差分对与其他高速信号间距确保至少3W。4. 检查发送端配置确保预加重级别设置正确。在特定数据模式下发散误码1. 并行总线时序违规2. 特定模式激发ISI或共振1. 用示波器检查DIN[0:17]相对于TCLK的建立/保持时间。2. 检查ROUT[0:17]和RCLK到FPGA的时序。3. 尝试不同的数据模式看是否所有模式都有问题还是仅特定模式如0x5555/0xAAAA这类密集跳变模式。后者可能与通道频率响应有关。热插拔后链路恢复慢接收机在等待RMT模式消失这是随机锁定模式的特点。如果系统要求快速恢复可以在热插拔事件后由系统控制主动发送几个周期的SYNC模式拉高SYNC引脚强制接收机快速锁定。多点分支应用不稳定1. Stub过长2. 负载过重阻抗失配严重3. 接收器布局过于集中1. 测量并确保每个Stub接收器输入到主干线长度2cm。2. 测量总线远端波形调整终端电阻值以匹配加载后的阻抗。3. 尝试在发送端输出串接一个小电阻10-22欧姆以减缓边沿。4. 考虑使用“Stub Hider”缓冲器芯片。6.3 关键设计检查清单在完成设计并投板前对照此清单进行最终审查[ ]拓扑确认是否在芯片能力范围内多点分支的Stub长度和负载数量是否超标[ ]电源去耦PVDD是否使用了π型滤波每个电源引脚附近是否有对应的MLCC电容0.1uF电容接地过孔是否足够至少两个[ ]时钟设计TCLK源是否有中频段抖动滤波RefCLK频率是否在容差范围内[ ]PCB布局[ ] LVDS差分对是否100欧姆阻抗控制线距是否紧耦合[ ] 差分对内长度差是否5mil[ ] 终端电阻是否紧贴接收芯片输入引脚[ ] LVDS与TTL/CMOS信号间距是否≥3W[ ] 是否至少使用了4层板且LVDS走线邻层是完整地平面[ ]未使用引脚未使用的数据位是否按规则处理低位上拉高位下拉以避免RMT[ ]连接器如果使用单端连接器LVDS引脚是否远离其他信号差分对的两根线是否在同一排以最小化Skew[ ]仿真与测量计划是否在投板前进行了通道的SI仿真是否有计划在板级进行眼图和抖动测试回过头看DS92LV18和SCAN921821这套方案之所以在当年众多SerDes中脱颖而出并至今仍有学习价值就在于它在性能、复杂度和成本之间取得了极佳的平衡。它用巧妙的“嵌入式时钟”架构换来了对随机数据的锁定能力和宽松的时钟要求这恰恰解决了实际系统中“即插即用”和时钟分发两大痛点。在设计这类高速链路时我最大的体会是原理图只是开始布局布线、电源完整性、信号完整性才是决胜之地。很多时候芯片本身性能绰绰有余问题都出在PCB设计、电源噪声这些“细节”上。务必养成在关键电源引脚上直接测量纹波、在接收端引脚上直接观察眼图的习惯数据手册上的参数只有在你的板子上得到验证才是真正可靠的。