【Logisim】半加器、全加器与 8 位加法器的详细教程

1. 引言Logisim 是一款开源的数字电路仿真与设计工具非常适合用于学习计算机组成原理、数字逻辑等课程。本教程将教你使用 Logisim 设计三种加法器组件半加器、全加器和8 位加法器。每种组件的教程都将包含三个核心部分真值表、逻辑化简和Logisim 原理图实现。通过本教程你将掌握从逻辑分析到电路实现的全过程。在原理图部分将使用Logisim Evolution 3.9.0和Logisim 2.7.1两个版本演示。2. 半加器HalfAdder2.1 真值表半加器用于计算两个一位二进制数的和并产生一个进位。它有两个输入A 和 B和两个输出Sum 和 Carry。ABSum和Carry进位00000110101011012.2 逻辑化简根据真值表我们可以写出 Sum 和 Carry 的逻辑表达式Sum A ⊕ B异或Carry A · B与2.3 Logisim 原理图实现在 Logisim 中实现半加器的步骤如下打开 Logisim点击左上角绿色加号新建一个电路Adder circuit命名为“HalfAdder”。从左侧工具栏“逻辑门Gates” 库或顶部工具栏中拖入一个“异或门XOR Gate”和一个“与门AND Gate”。若两个门的输入引脚数量不为2可单击该部件在左下角属性卡片更改从“线路Wiring” 库或顶部工具栏中拖入两个“输入引脚Pin”分别命名原版在属性卡片的“标签”栏命名Evolution版可双击该引脚命名为“A”和“B”。从“线路Wiring” 库或顶部工具栏中拖入两个“输出引脚”分别命名为“Sum”和“Carry”。使用“导线Wire”连接电路将A和B连接到异或门的两个输入端异或门的输出端连接到Sum 引脚。将A和B连接到与门的两个输入端与门的输出端连接到Carry 引脚。完成后的半加器原理图如下Logisim EvolutionLogisim3. 全加器FullAdder3.1 真值表全加器在计算两个一位二进制数的和时还会考虑来自低位的进位Cin。它有三个输入A、B、Cin和两个输出Sum、Cout。ABCin低位进位Sum和Cout进位00000001100101001101100101010111001111113.2 逻辑化简根据真值表我们可以写出 Sum 和 Cout 的逻辑表达式Sum A ⊕ B ⊕ CinCout C1 ​ C2​ A ⋅ B ( A ⊕ B ) ⋅ Cin​3.3 Logisim 原理图实现在 Logisim 中实现全加器的步骤如下新建一个电路命名为“FullAdder”。使用两个半加器和一个或门构建全加器是一种经典方法第一个半加器计算 A 和 B 的和S1与进位C1。第二个半加器计算 S1 和 Cin 的和即最终的 Sum与进位C2。最终的进位Cout C1 C2使用一个或门。具体操作拖入三个输入引脚命名为“A”、“B”、“Cin”。拖入两个输出引脚命名为“Sum”、“Cout”。法1从“逻辑门Gates” 库拖入两个“异或门XOR Gate”、“与门AND Gate”和一个“或门OR Gate”。法2你也可以直接拖拽使用之前创建的 “HalfAdder” 子电路来简化布线。按上述逻辑连接导线。完成后的全加器原理图如下Logisim EvolutionLogisim4. 8 位加法器BitAdder_84.1 真值表8 位加法器由8 个全加器级联构成每一位处理一个二进制位。由于规模较大我们通常不为其绘制完整的真值表2^9512 行而是基于全加器的逻辑进行构建。其核心逻辑是将8 个全加器串联低位全加器的 Cout连接到相邻高位全加器的 Cin。第一个全加器的 Cin 通常接地为0或作为整个加法器的进位输入。4.2 逻辑化简Sum[i] A[i] ⊕ B[i] ⊕ C[i]C[i1] A[i] ⋅ ​B[i]​ ( A[i] ​⊕ B[i]​ ) ⋅ C[i​]其中C[0]Cin0C[7]Cout循环代入即可得到所有输出。4.2 Logisim 原理图实现在 Logisim 中构建 8 位加法器的步骤如下新建一个电路命名为“BitAdder_8”。拖入16 个1 位输入引脚分别命名为“A0”~“A7”和“B0”~“B7”或2 个8 位输入引脚左下角属性卡片设置数据位宽为 8分别命名为“A7_0”和“B7_0”。拖入1个1 位输入引脚命名为“Cin”作为整个加法器的低位进位输入。拖入8 个1 位输出引脚分别命名为“S0~S7”或1 个8 位输出引脚数据位宽为 8命名为“S7_0”用于输出和。拖入1 个1 位输出引脚命名为“Cout”用于输出最高位的进位。法1使用8 个之前创建的“FullAdder” 子电路组成 8 位加法器。法2从“运算器Arithmetic” 库中直接找到“加法器Adder”组件把1 个加法器拖入画布将其位宽设置为 8内置加法器通常已默认为 8 位不用额外调整。这是 Logisim 内置的加法器内部已实现全加器级联逻辑。按上述逻辑连接导线完成后的 8 位加法器原理图如下Logisim EvolutionLogisim*注如果出现连线正确却不知道什么原因报错保存后重新打开即可。5. 总结本教程详细介绍了使用 Logisim 设计半加器、全加器和 8 位加法器的完整流程涵盖了从真值表分析、逻辑化简到原理图实现的每一步。掌握这些基础组件的设计是理解更复杂算术逻辑单元ALU和 CPU 数据通路的关键。建议读者在 Logisim 中亲手搭建并测试每个电路以巩固学习成果。