2023年全国电赛H题信号分离装置：从加法器到DDS的硬件实现与频谱分析实战

1. 加法器电路设计与实战要点信号分离装置的第一步是将两路输入信号A和B通过加法器合成为信号C。这里我选用NE5532运放搭建经典的反相加法器电路实测在20kHz频率范围内表现稳定。具体电路设计中反馈电阻Rf取10kΩ输入电阻R1和R2均为10kΩ这样能保证两路信号的增益一致。有个坑要特别注意NE5532需要±12V双电源供电单电源供电会导致负半周信号被削波。在面包板调试阶段我发现当输入信号幅值超过2Vpp时输出波形出现明显失真。后来通过降低输入信号幅值到1Vpp以下并在输出端增加100Ω限流电阻问题得到解决。这里分享一个实测技巧用示波器的XY模式观察两路输入信号的相位关系时若出现椭圆图形说明存在相位差需要调整信号源同步。2. 电压抬升电路的精密设计由于STM32的ADC只能采样0-3.3V正电压而加法器输出是±1.65V的双极性信号必须设计电压抬升电路。我采用同相放大结构运放选用低噪声的OP07基准电压用TL431产生2.5V参考。关键参数计算如下抬升量 (R4/(R3R4))×Vref增益 1 R6/R5实际调试中发现当输入信号频率超过5kHz时输出波形出现相位延迟。通过将R5、R6从10kΩ改为1kΩ并选用100pF的补偿电容后带宽提升到50kHz。建议使用1%精度的金属膜电阻电位器要选用多圈精密型号否则会出现零点漂移。3. 基于FFT的频谱分析实战在STM32H750上实现1024点FFT时我对比了ARM的CMSIS-DSP库和手工编写的基4算法。实测发现CMSIS库在216MHz主频下仅需1.2ms而自己写的算法要3.8ms。这里有个重要技巧采样率设为信号最高频率的6倍以上我用150ksps并加汉宁窗减少频谱泄漏。通过大量实验我总结出频谱识别的三个关键点主频分量幅值需大于次谐波10倍三角波的3次谐波幅值应为基波的1/9频率分辨率Δffs/N146HzN10244. DDS信号重建的精度优化原装AD9833的25MHz晶振会导致频率分辨率不足0.1Hz步进对应11位控制字。我的改进方案是更换为1MHz温补晶振TCXO修改时钟分频寄存器SYNC_CLK1加入PID温控算法将晶振温度稳定在45±0.5℃实测表明经过改造后频率稳定度达到±0.01Hz但相位噪声会增大。解决方法是在DDS输出端加入LCπ型滤波器L10mHC100nF可将带外噪声抑制40dB以上。5. 放大滤波电路的设计细节末级放大电路采用两级设计前级用LM6142做10倍放大带宽20MHz后级用THS3091做功率驱动。滤波部分选用7阶椭圆低通滤波器fc50kHz使用FilterPro软件计算元件参数时要注意选择0.1dB通带波纹和50dB阻带衰减。在PCB布局上我采用星型接地和guard ring技术将噪声基底控制在-80dBm以下。一个血泪教训运放电源去耦电容必须用0.1μF陶瓷电容并联10μF钽电容且距离芯片电源引脚不超过3mm否则会出现高频振荡。