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笔者这些天在研究如何用FPGA实现浮点的乘累计运算，关于浮点的乘法可以调用现成的IP核，而浮点的加法虽然有现成的IP核，但是输出时钟延迟太大，以及将输出反馈到输入端时会使系统的主时钟频率急剧降低，使整个系统能够运行的速率很低，虽然笔者针对这一问题尝试了一些补救措施，比如在输出加一级reg进行缓冲，但是没有什么效果。无奈之下笔者选择了自己编写单精度浮点加法器逻辑，终于成功的解决了上述两个问题，即时钟延迟缩减的2个时钟输出反馈到输入系统时钟没有明显降低。关于浮点的二进制表示规则可以查看博客浮点数的二进制表示。依据此规则，浮点加法的逻辑可以分为两种情况：1、同符号相加。2、异符号相加。本篇介绍同符号相加的情况，下面给出的是verilog代码。
module FP_ADD_same_oper //相同符号的浮点数据相加
(input wire MAIN_CLK, input wire [31:0] a,input wire [31:0] b,output wire [31:0] ab
);reg [7:0] pow_a;
reg [7:0] pow_b;
reg [22:0] val_a;
reg [22:0] val_b;
reg flag;
always @(*)
beginflag = a[31]; //提取符号pow_a = a[30:23];pow_b = b[30:23];val_a = a[22:0];val_b = b[22:0];
end
//比较指数大小提取指数差值
reg [24:0] val_max;
reg [24:0] val_min;
reg [7:0] pow_diff;
reg [7:0] pow_ab1;
reg flag1;
always @(negedge MAIN_CLK)
beginflag1 <= flag;if(pow_a > pow_b) beginpow_ab1 <= pow_a;pow_diff <= pow_a - pow_b;val_max <= {2'b01,val_a};val_min <= {2'b01,val_b};endelse beginpow_ab1 <= pow_b;pow_diff <= pow_b - pow_a;val_max <= {2'b01,val_b};val_min <= {2'b01,val_a};end
end
//计数输出时的数值部分
reg [7:0] pow_ab2;
reg [24:0] val_ab1;
reg flag2;
always @(negedge MAIN_CLK) //当输入的绝对值较大值是较小值的1万倍以上时，则直接输出较大者
beginflag2 <= flag1;pow_ab2 <= pow_ab1;case(pow_diff)0: begin val_ab1 <= val_max + val_min; end1: begin val_ab1 <= val_max + {1'b0,val_min[24:1]}; end2: begin val_ab1 <= val_max + {2'b0,val_min[24:2]}; end3: begin val_ab1 <= val_max + {3'b0,val_min[24:3]}; end4: begin val_ab1 <= val_max + {4'b0,val_min[24:4]}; end5: begin val_ab1 <= val_max + {5'b0,val_min[24:5]}; end6: begin val_ab1 <= val_max + {6'b0,val_min[24:6]}; end7: begin val_ab1 <= val_max + {7'b0,val_min[24:7]}; end8: begin val_ab1 <= val_max + {8'b0,val_min[24:8]}; end9: begin val_ab1 <= val_max + {9'b0,val_min[24:9]}; end10: begin val_ab1 <= val_max + {10'b0,val_min[24:10]}; end11: begin val_ab1 <= val_max + {11'b0,val_min[24:11]}; end12: begin val_ab1 <= val_max + {12'b0,val_min[24:12]}; end13: begin val_ab1 <= val_max + {13'b0,val_min[24:13]}; end14: begin val_ab1 <= val_max + {14'b0,val_min[24:14]}; end
// 15: begin val_ab1 <= val_max + {15'b0,val_min[24:15]}; end
// 16: begin val_ab1 <= val_max + {16'b0,val_min[24:16]}; end
// 17: begin val_ab1 <= val_max + {17'b0,val_min[24:17]}; end
// 18: begin val_ab1 <= val_max + {18'b0,val_min[24:18]}; end
// 19: begin val_ab1 <= val_max + {19'b0,val_min[24:19]}; end
// 20: begin val_ab1 <= val_max + {20'b0,val_min[24:20]}; end
// 21: begin val_ab1 <= val_max + {21'b0,val_min[24:21]}; end
// 22: begin val_ab1 <= val_max + {22'b0,val_min[24:22]}; end
// 23: begin val_ab1 <= val_max + {23'b0,val_min[24:23]}; enddefault: begin val_ab1 <= val_max; endendcase
end
//对最后的输出指数部分和数据部分进行校准
reg [7:0] pow_ab3;
reg [23:0] val_ab2;
reg flag3;
always @(negedge MAIN_CLK)
beginflag3 <= flag2;if(val_ab1[24] == 1) //说明加法过程中数据有溢出beginpow_ab3 <= pow_ab2 + 1;val_ab2 <= val_ab1[24:1]; //得到最后输出的小数部分endelsebeginpow_ab3 <= pow_ab2;val_ab2 <= val_ab1[23:0]; //得到最后输出的小数部分end
end
//对输出进行打包
assign ab = {flag3,pow_ab3,val_ab2[22:0]};endmodule 以上就是同符号相加时的逻辑，相加输出的精度可以根据需要进行调整，精度要求越高的逻辑资源消耗越多。